ARM中斷處理的安全性與高效性研究

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在嵌入式系統中常用的RISC處理器是ARM核,它具有體積小、功耗低、成本低、性價比高的特點。然而,不管是哪種型號的ARM處理器,也無論該嵌入式系統中是否有操作系統,中斷處理,特別是IRQ中斷,始終是必須的,而中斷處理的核心問題是上下文的保存。能否安全而又高效地保存上下文,將影響一個嵌入式系統的性能與穩定。筆者對ARM處理器的普通中斷處理、任務切換中斷處理、可重人中斷處理和基于優先級的可重人性中斷處理的上下文保存技術進行分析與總結。為保證理論的正確性,核心的程序代碼都經過了實驗的檢測。

1 系統中斷處理簡介

ARM處理器的中斷主要有兩種:IRQ普通中斷和FIQ快速中斷。快速中斷本質上與普通中斷沒有太大的差別,它們在處理機制上有許多相同的地方。IRQ中斷是最頻繁的也是最為影響系統性能的,所以對它的研究與處理也就最有價值。

下面簡要地介紹一下IRQ異常發生時ARM處理器的工作過程。在IRQ中斷發生時,ARM處理器的硬件會自動執行以下工作:

①將被中斷任務模式的CPSR值保存到IRQ模式中的SPSR寄存器中;

②將被中斷任務模式的PC值保存到IRQ模式中的LR寄存器中;

③將模式自動切換到IRQ模式,并將CPSR中的bit7位置1禁止后繼IRQ中斷的發生;

④PC被賦予0xl8的地址值,程序將從0xl8片開始執行。結合圖1,可以更好地理解ARM中斷處理機制的工作過程。

2 普通中斷處理

有些ARM嵌入式系統可能對中斷的要求比較低,即發生中斷后首先查詢相應的中斷源,然后進行中斷服務,最后從中斷服務程序中返回到被中斷處繼續運行程序。如何在這種簡單應用中保證安全又高效地處理中斷呢?“安全”就意味著中斷發生時上下文被完好保存不被破壞,“高效”就是說保存盡可能少的寄存器(當然是建立在安全的基礎上的)。由圖1可知,在普通中斷處理中,中斷服務就可以在IRQ模式中運行。根據ATPCS的調用規則,在子程序調用中ARM編譯器保存了R4~R11寄存器,因此就沒有必要再次保存。那么剩下的寄存器就必須予以保存,防止從中斷服務程序返回后被破壞。可以用匯編語言和C語言書寫處理代碼。

首先假設初始化代碼中已正確建立了IRQ堆棧。

<所有已使能中斷的查詢與服務>

將同時發生的中斷全部服務,以提高效率

LDMFD SP!,{R0-R3,R12,R14} ;恢復上下文

在上述保存上下文中沒有必要保存SPSR。因在非嵌套的中斷處理程序中,它不會被任何順序的中斷所破壞。

如果用C語言來書寫該處理程序,可以使用關鍵字一IRQ來說明,以告訴編譯器實現如下的操作:

①保存.ATPCS規定的被破壞的寄存器;

②保存其他中斷處理程序中用到的寄存器;

③同時將(LR-4)賦予程序計數器PC,實現中斷程序的返回并且恢復CPSR寄存器的內容。

普通中斷處理的C語言程序可以按如下格式編寫:

可見,無論是用C語言還是匯編語言來編寫,它們的工作原理都是一樣的。圖2給出了普通中斷處理過程中,ARM寄存器的保存示意圖(虛線是壓棧保存,實線是彈棧恢復)。圖中與程序處理的步驟相對應,可以幫助理解處理器上下文的保存過程。

3 任務切換

有操作系統的嵌入式系統中,中斷的發生要求保存全部寄存器的內容到任務的棧中,它不是基于安全的考慮是因為可能中斷會導致任務的切換。任務切換發生時所有任務的寄存器的值都要保存到該任務的棧中。下個任務的上下文將從該任務棧中得以恢復到處理器的寄存器中。下面就本問題作出分析并給出實現的程序代碼。從圖1中斷處理寄存器的保存可知,中斷發生后任務的CPSR和PC兩寄存器的值在IRQ模式的SPSR和LR中,所以不能簡單地切換到任務運行的模式中,否則被中斷任務返回時的CPSR和PC將不可見(因為它們保存在IRQ模式的專用寄存器中,在其他模式中無法操作)。此時,可以考慮設置一些變量區作為媒介,將其予以轉存到任務運行模式的棧中去。

下面假設任務切換是在SVC模式中運行的。結合上面的分析,可以有圖3所示的保存任務切換的示意圖(虛線是壓棧保存,實線是彈棧恢復;LR_Frame和SPSR_Frame是變量區)。

結合圖3任務切換中斷處理中的步驟,可以用匯編語言寫出相對應的中斷處理程序:


4 可重入性中斷

如果希望在處理中斷時仍能響應其他中斷請求以此來縮短中斷延時,就必須設計可重人性中斷。可重入性中斷是處理多個中斷的一種方法,但它也同時帶來新的問題。在IRQ中斷模式中,如果直接重新允許了IRQ中斷,此時因為執行一條BL指令而將子程序返回的地址保存在LR_irq中,而在此間中斷發生了。新來的中斷會將其返回地址裝入LR_irq中,此時舊中斷子程序的返回地址必將被覆蓋從而導致系統紊亂。此種情形是無法通過將LR_irq壓棧來解決的,如程序語句:

但是仍不能排除在保存LR之前中斷發生的可能性。要解決上述LR_irq被破壞的問題,就必須切換處理器的模式,常見的是切換到SVC處理模式。在SVC模式中,通過BL調用子程序時會將返回地址保存在LR_SVC之中。此時新中斷發生(因為它會將返回地址保存到LR_irq而不是LR_SVC),不會破壞舊中斷中子程序返回地址了。有了基于上述的原理分析再來編寫可重入性中斷的代碼就思路清晰了。但是為了保證處理的高效性,盡可能地及早允許中斷以縮短延時,在保存完LR_irq和SPSR_irq后,就馬上切換到SVC模式中并重新允許中斷,如圖4所示(虛線是壓棧保存,實線是彈棧恢復)。

結合圖4中的處理步驟,可以比較清晰地寫出可重入中斷處理的匯編語言程序:

5 基于優先級的可重入中斷

在上面的可重人中斷中可能發生這種情形,某高優先級中斷在中斷服務程序中因為重新允許了中斷請求而被另一低優先級中斷所打斷,于是高優先級中斷不得不等到低優先級中斷完畢后方可繼續運行。這樣一來,高優先級中斷服務的延遲將更加增大。

為了減少上述高優先級中斷的延遲,特別引入了基于優先級的可重人性中斷。它的原則是:在中斷服務程序中只允許高于本中斷的其他中斷源予以請求中斷,因此一個高優先級的中斷將比一個低優先級的中斷優先得到服務,這是大多數嵌入式系統中所必需的。采取的方法是,當某優先級中斷發生時,在其中斷處理程序中可以使用屏蔽位將低于或等于該優先級的中斷予以屏蔽。特別需要注意的是,在退出本中斷時要恢復原中斷寄存器的值。在此假設有這樣幾個中斷寄存器(其實ARM的很多處理器都有此類的中斷控制寄存器):IRQMask,中斷源屏蔽寄存器;IRQStatus,中斷標志寄存器;IRQClear,清除中斷標志寄存器。同時假設中斷的優先級是從高位(bit31)到低位(bitO)遞減的,那么首先可以預定義如下的屏蔽變量值:

本程序的上下文保存與可重人中斷處理基本相同。增加的部分在于中斷屏蔽碼的查詢與設置,相應的處理步驟可以參考圖4。

結 語

本文重點研究了ARM處理器在多種中斷處理中上下文保存的安全與高效性,結合處理器結構圖和程序代碼分析了各種中斷的處理方案。對ARM處理器具有通用價值而不受不同廠商硬件的局限。

文中涉及的程序源代碼都在ADSl.2開發環境和SEP4020開發評估板上測試過。實驗證明此中斷處理技術是安全高效的。

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